題目

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2.5D先進封裝互連結構之設計迴避策略與專利邊界研究

口試委員

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陳志遠副教授、蔡鴻文副教授

朱默庵副教授、林季陽助理教授

指導教授

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 陳志遠副教授

研究生

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 陳景揚

時間

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 115 年  7  月  9  日(星期四)  10:00-12:00

地點

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 智財所1401 智慧講堂

摘要

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本研究以 2.5D 先進封裝互連結構為研究對象，聚焦於 TSMC CoWoS-L 與 Intel EMIB 兩類局部高密度互連平台，並以 CoWoS-S 與 CoWoS-R 作為互連主體演進與結構分類之參照基準。研究目的在於分析「中介層」與「嵌入式橋接器」等互連主體如何透過專利請求項被界定，並進一步影響權利範圍、設計迴避空間與 35 U.S.C. §103 下的非顯而易見性論證。

本研究提出一套 2.5D 先進封裝專利 claim limitation 的五類分析體系，分別為：（一）佈局拓樸與空間關係型、（二）材料—熱機械耦合型、（三）訊號／電源完整性與系統級功能型、（四）製程整合與組裝流程型、（五）數值參數與尺寸微調型。研究進一步建立各類型在 Graham / KSR 與 MPEP §2141 架構下的 §103 論證風險評估框架。

方法上，本研究採文件分析、比較個案研究與專利教義分析，並以代表性 seed patent families 建構核心 Patent Pool。第五章主要建立基於技術特徵類型之 §103 論證風險分析框架；同時，附錄 C 納入 Intel於2026年4月22日就 U.S. Application Serial No. 18/089,483（Publication No. US20240213164A1）提交之 claim amendments 與 remarks，作為 file wrapper 實證補強樣本，用以示範 claim amendment、applicant remarks 與 design-around nodes 之連結。公開拆解資料與截面圖僅作為 claim-to-structure mapping 的輔助證據，不作為侵權、不侵權或設計迴避成立之直接法律結論。

研究發現，interposer-centric claims 通常以載體、層疊關係與多晶粒承載關係作為權利範圍中心；bridge-centric claims 則以局部橋接元件、嵌入位置、連接界面與封裝基板關係作為權利範圍中心；CoWoS-L 類 hybrid claims 則位於二者之間，須同時處理 RDL-based interposer 與 embedded local silicon interconnect 的結構關係。